ID oferty: 704015
Źródło: jooble
150–170
Kategoria: Inżynieria
Opis: ...Senior Verification Engineer (UVM/SystemVerilog) Miejsce pracy: Warszawa Technologies we use Expected UVM SystemVerilog Optional C C++ Python SystemC This is how we organize our work This is how we work ~ at the client's site Your...
Utworzono: 16.10.2026 19:58